Video: Ley de Moore.avi (Noviembre 2024)
Cada pocos años hay historias sobre cómo la Ley de Moore, el concepto de que el número de transistores en un área determinada se duplica cada dos años más o menos, está muriendo. Tales historias han existido durante décadas, pero aún seguimos viendo nuevos chips con más transistores cada pocos años, más o menos según lo programado.
Por ejemplo, en febrero Intel introdujo un chip de transistor de 4.300 millones llamado Xeon E7v2 o Ivytown en un dado de 541 milímetros cuadrados utilizando su proceso de 22 nm. Hace una década, el Xeon de gama alta de Intel, conocido como Gallatin, era un chip de 130 nm con 82 millones de transistores en una matriz de 555 milímetros cuadrados. Eso no es suficiente para duplicar cada dos años, pero está cerca.
Por supuesto, eso no significa que continuará funcionando para siempre, y de hecho, la fabricación de chips está experimentando algunos grandes cambios que afectan tanto la fabricación como el diseño de los chips, y todo esto tendrá un impacto duradero en los usuarios.
Obviamente, ha sido claro durante mucho tiempo que las velocidades de reloj no se están acelerando. Después de todo, Intel introdujo chips Pentium en 2004 que corrían a 3.6 GHz; hoy, el Core i7 de gama alta de la compañía funciona a 3.5 GHz con una velocidad turbo máxima de 3.9 GHz. (Por supuesto, hay algunas personas que overclockean, pero ese siempre ha sido el caso).
En cambio, los diseñadores reaccionaron agregando más núcleos a los chips y aumentando la eficiencia de cada núcleo individual. Hoy en día, incluso el chip de gama más baja que puede obtener para una computadora de escritorio o portátil es un chip de doble núcleo, y las versiones de cuatro núcleos son comunes. Incluso en los teléfonos, ahora estamos viendo muchas partes de cuatro núcleos e incluso de ocho núcleos.
Eso es genial para ejecutar múltiples aplicaciones al mismo tiempo (multitarea) o para aplicaciones que realmente pueden aprovechar múltiples núcleos y subprocesos, pero la mayoría de las aplicaciones aún no lo hacen. Los desarrolladores, especialmente aquellos que crean herramientas de desarrollo, han dedicado mucho tiempo a hacer que sus aplicaciones funcionen mejor con múltiples núcleos, pero todavía hay muchas aplicaciones que dependen principalmente del rendimiento de un solo subproceso.
Además, los desarrolladores de procesadores están poniendo muchos más núcleos gráficos y otros núcleos especializados (como los que codifican o decodifican video, o encriptan o desencriptan datos) dentro de un procesador de aplicaciones, en lo que gran parte de la industria ha llamado procesamiento heterogéneo. AMD, Qualcomm y MediaTek han impulsado este concepto, que tiene mucho sentido para algunas cosas. Ciertamente ayuda en la integración, haciendo que los chips sean más pequeños y consuman menos energía; y parece tener mucho sentido en los procesadores móviles, como el enfoque big.LITTLE que ARM ha adoptado donde combina núcleos más potentes pero más hambrientos de energía con aquellos que solo toman un poco de energía. Para muchos de nosotros, obtener chips que usan menos energía para el mismo rendimiento y, por lo tanto, dispositivos móviles que duran más con una carga de batería, es un gran problema.
El uso de una gran cantidad de núcleos, ya sean núcleos gráficos o núcleos especializados x86, ciertamente está teniendo un gran impacto en la informática de alto rendimiento, donde cosas como las placas Tesla de Nvidia o Xeon Phi (Knight's Corner) de Intel están teniendo un gran impacto. De hecho, la mayoría de las principales supercomputadoras de hoy en día utilizan uno de estos enfoques. Pero todavía funciona solo para ciertos tipos de usos, principalmente para aplicaciones principalmente para aplicaciones que usan comandos SIMD (instrucción única, datos múltiples). Para otras cosas, este enfoque no funciona.
Y no es solo que las fichas no pueden correr más rápido. Por el lado de la fabricación, existen otros obstáculos para colocar más transistores en un dado. En la última década, hemos visto todo tipo de nuevas técnicas para la fabricación de chips, pasando de la mezcla tradicional de silicio, oxígeno y aluminio hacia nuevas técnicas como el "silicio colado" (donde los ingenieros extienden los átomos de silicio), reemplazando el compuertas con materiales de compuerta de alta K / metal, y más recientemente pasando de compuertas planas tradicionales hacia compuertas 3-D conocidas como FinFETs o "TriGate" en lenguaje Intel. Las dos primeras técnicas ahora son utilizadas por todos los fabricantes de chips avanzados, y las fundiciones planean introducir FinFET en el próximo año más o menos, luego de la introducción de Intel en 2012.
Una alternativa se llama FD-SOI (silicio sobre aislante completamente agotado), una técnica que ST Microelectronics en particular ha impulsado, que utiliza una capa aislante delgada entre el sustrato de silicio y el canal para proporcionar un mejor control eléctrico de pequeños transistores, en teoría que ofrece un mejor rendimiento y menor potencia. Pero hasta ahora, no parece tener casi el impulso de los grandes fabricantes que tienen los FinFET.
Últimamente, Intel ha estado haciendo un gran negocio de cuán avanzado está en la fabricación de chips, y de hecho comenzó a enviar la producción en volumen de sus microprocesadores Core en su proceso de 22 nm con tecnología TriGate hace aproximadamente dos años y planea enviar productos de 14 nm en la segunda mitad de este año. Mientras tanto, las grandes fundiciones de chips están planeando una producción de 20 nm en volumen a finales de este año utilizando transistores planos tradicionales, con productos de 14 o 16 nm con FinFET programados para el próximo año.
Intel ha estado mostrando diapositivas que muestran cuán avanzado está en densidad de chips, como este de su día de analista:
Pero las fundiciones no están de acuerdo. Aquí hay una diapositiva de la llamada de inversionistas más reciente de TSMC, que dice que puede cerrar la brecha el próximo año.
Obviamente, solo el tiempo lo dirá.
Mientras tanto, obtener troqueles más pequeños es más difícil con las herramientas de litografía tradicionales utilizadas para grabar las líneas en el chip de silicio. La litografía de inmersión, que la industria ha utilizado durante años, ha alcanzado su límite, por lo que los proveedores ahora están recurriendo a "patrones dobles" o incluso más pases para obtener dimensiones más finas. Aunque hemos visto un poco de progreso últimamente, el tan esperado movimiento hacia la litografía ultravioleta extrema (EUV), que debería ofrecer un control más fino, queda a años de distancia.
Cosas como FinFET y patrones múltiples están ayudando a hacer la próxima generación de chips, pero a un costo creciente. De hecho, varios analistas dicen que el costo por transistor de producción a 20 nm puede no ser una mejora sobre el costo a 28 nm, debido a la necesidad de un patrón doble. Y las nuevas estructuras como FinFET probablemente también serán más caras, al menos al principio.
Como resultado, muchos fabricantes de chips están buscando métodos aún más exóticos para mejorar la densidad, incluso si las técnicas tradicionales de la Ley de Moore no funcionan.
La memoria flash NAND utiliza la tecnología de proceso más avanzada, por lo que ya se encuentra con serios problemas con la escala horizontal convencional. La solución es crear cadenas NAND verticales. Las celdas de memoria individuales no se volverán más pequeñas, pero debido a que puede apilar tantas unas encima de otras, todas en el mismo sustrato, obtendrá una densidad mucho mayor en la misma huella. Por ejemplo, un chip NAND 3D de 16 capas fabricado en un proceso de 40 nm sería aproximadamente equivalente a un chip NAND 2D convencional hecho en un proceso de 10 nm (el proceso más avanzado en uso ahora es de 16 nm). Samsung dice que ya está fabricando su V-NAND (Vertical-NAND), y Toshiba y SanDisk seguirán con lo que llama p-BiCS. Micron y SK Hynix también están desarrollando 3D NAND, pero parecen centrarse en 2D NAND estándar durante los próximos años.
Tenga en cuenta que esto no es lo mismo que el apilamiento de chips 3D. La memoria DRAM también está golpeando un muro de escala, pero tiene una arquitectura diferente que requiere un transistor y un condensador en cada celda. La solución aquí es apilar varios chips de memoria DRAM fabricados uno encima del otro, perforar agujeros a través de los sustratos y luego conectarlos utilizando una tecnología llamada vías de silicio (TSV). El resultado final es el mismo: mayor densidad en un espacio más pequeño, pero es más un proceso de empaque avanzado que un nuevo proceso de fabricación. La industria planea usar esta misma técnica para apilar la memoria por encima de la lógica, no solo para recortar el espacio, sino también para mejorar el rendimiento y reducir la potencia. Una solución que ha llamado mucho la atención es el Cubo de memoria híbrido de Micron. Eventualmente, el apilamiento de chips 3D podría usarse para crear potentes chips móviles que combinan CPU, memoria, sensores y otros componentes en un solo paquete, pero aún quedan muchos problemas por resolver con la fabricación, prueba y operación de estos llamados heterogéneos Pilas 3D.
Pero es la próxima generación de técnicas de las que han hablado los fabricantes de chips que parecen mucho más exóticas. En las conferencias de chips, se escucha mucho sobre el autoensamblaje dirigido (DSA), en el que los nuevos materiales se ensamblarán en el patrón básico del transistor, al menos para una capa de un chip. Suena un poco a ciencia ficción, pero conozco a varios investigadores que creen que esto no está muy lejos.
Mientras tanto, otros investigadores están estudiando una clase de nuevos materiales, conocidos como semiconductores III-V en estilos de fabricación más tradicionales; mientras que otros están mirando diferentes estructuras de semiconductores para complementar o reemplazar FinFET, como los nanocables.
Otro método para reducir costos es hacer transistores en una oblea más grande. La industria ha pasado por tales transiciones antes de pasar de obleas de 200 mm a obleas de 300 mm (aproximadamente 12 pulgadas de diámetro) hace aproximadamente una década. Ahora, se habla mucho sobre el cambio a obleas de 450 mm, con la mayoría de los grandes fabricantes de obleas y los proveedores de herramientas creando un consorcio para analizar las tecnologías necesarias. Tal transición debería reducir los costos de fabricación, pero conllevará un alto costo de capital ya que requerirá nuevas fábricas y una nueva generación de herramientas para la fabricación de chips. Intel tiene una planta en Arizona que sería capaz de producir 450 mm, pero ha retrasado el pedido de herramientas, y muchos de los proveedores de herramientas también están retrasando sus ofertas, lo que hace probable que la primera producción real de obleas de 450 mm no sea hasta 2019 o 2020 como muy pronto.
Todo parece ser cada vez más difícil y más caro. Pero ese ha sido el caso de la fabricación de semiconductores desde el principio. La gran pregunta siempre es si las mejoras en el rendimiento y la densidad adicional valdrán el costo adicional en la fabricación.
ISSCC: Extendiendo la Ley de Moore
Cómo extender la Ley de Moore fue un tema importante en la conferencia de Circuitos Internacionales de Estado Sólido (ISSCC) del mes pasado. Mark Horowitz, profesor de la Universidad de Stanford y fundador de Rambus, señaló que la razón por la que tenemos informática en todo hoy es porque la informática se volvió barata, debido a la Ley de Moore y las reglas de escala de Dennard. Esto ha llevado a la expectativa de que los dispositivos informáticos serán cada vez más baratos, más pequeños y más potentes. (Stanford ha trazado el rendimiento de los procesadores a lo largo del tiempo en cpudb.stanford.edu).
Pero señaló que la frecuencia de reloj de los microprocesadores dejó de escalar alrededor de 2005 porque la densidad de energía se convirtió en un problema. Los ingenieros alcanzaron un límite de potencia real, porque no podían hacer que los chips estuvieran más calientes, por lo que ahora todos los sistemas informáticos tienen una potencia limitada. Como señaló, la escala de potencia (el voltaje de la fuente de alimentación) está cambiando muy lentamente.
La primera inclinación de la industria para resolver este problema es cambiar la tecnología. "Desafortunadamente, no soy optimista de que vamos a encontrar una tecnología para reemplazar CMOS para la informática", dijo, tanto por problemas técnicos como económicos. La única forma de aumentar las operaciones por segundo, por lo tanto, es disminuir la energía por operación, dijo, sugiriendo que esta es la razón por la cual todos tienen procesadores de múltiples núcleos hoy, incluso en sus teléfonos celulares. Pero el problema es que no puedes seguir agregando núcleos porque rápidamente alcanzas un punto de rendimientos decrecientes en términos de energía de rendimiento y área de troquel. Los diseñadores de CPU han sabido sobre esto por algún tiempo y han estado optimizando las CPU por mucho tiempo.
Horowitz dijo que no debemos olvidarnos de la energía utilizada por el recuerdo. En su presentación, mostró el desglose de energía para un procesador actual de 8 núcleos no identificado en el que los núcleos de la CPU usaban aproximadamente el 50 por ciento de la energía y la memoria en el dado (cachés L1, L2 y L3) usaban el otro 50 por ciento. Esto ni siquiera incluye la memoria externa del sistema DRAM, que podría terminar siendo el 25 por ciento del consumo total de energía del sistema.
Muchas personas hablan sobre el uso de hardware especializado (como ASIC), que puede ser mil veces mejor en términos de energía por operación en comparación con una CPU de uso general. Pero como señaló Horowitz, la eficiencia aquí se debe en parte a que se usa para aplicaciones específicas (como procesamiento de módem, procesamiento de imágenes, compresión y descompresión de video) que básicamente no tienen mucho acceso a la memoria. Es por eso que ayuda mucho con la energía: no se trata tanto del hardware, se trata de mover el algoritmo a un espacio mucho más restringido.
La mala noticia es que esto significa que las aplicaciones que puede crear están restringidas. La buena noticia es que es posible que pueda construir un motor más general que pueda manejar este tipo de aplicaciones con "alta localidad", lo que significa que no necesitan acceder a la memoria. Se refiere a esto como el Modelo de Computación Altamente Local y las "aplicaciones de plantilla" que pueden ejecutarse en él. Por supuesto, esto requiere un nuevo modelo de programación. Stanford ha desarrollado un lenguaje específico de dominio, un compilador que puede construir estas aplicaciones de plantilla y ejecutarlas en FPGA y ASIC.
También en la conferencia del ISSCC, Ming-Kai Tsai, presidente y CEO de MediaTek, dijo que la gente ha estado preguntando desde principios de los años noventa cuánto durará la Ley de Moore. Pero como dijo Gordon Moore en ISSCC en 2003, "No hay exponencial para siempre. Pero podemos retrasarlo para siempre". La industria ha hecho un gran trabajo al sostener la Ley de Moore más o menos, dijo. El costo del transistor ha continuado su declive histórico. Por el costo de 100 gramos de arroz (alrededor de 10 centavos), podría comprar solo 100 transistores en 1980, pero en 2013 podría comprar 5 millones de transistores.
Tsai dijo que los dispositivos móviles han tocado techo porque los procesadores no pueden funcionar eficientemente a velocidades superiores a 3 GHz y porque la tecnología de la batería no ha mejorado mucho. MediaTek ha estado trabajando en este problema mediante el uso de CPU multinúcleo y multiprocesamiento heterogéneo (HMP). Dijo que la compañía presentó el primer verdadero procesador HMP de 8 núcleos en 2013, y a principios de esta semana, anunció un procesador de 4 núcleos que utiliza su tecnología PTP (rendimiento, térmica y de potencia) para aumentar aún más el rendimiento y reducir la potencia. También habló sobre el rápido progreso en conectividad. Muchas aplicaciones móviles que antes eran imposibles ahora son viables debido a estas mejoras en las redes WLAN y WWAN, dijo.
MediaTek está trabajando en diferentes tecnologías para "Cloud 2.0", incluidas las soluciones de carga inalámbrica, el SoC "Aster" para dispositivos portátiles (que miden solo 5.4x6.6 milímetros) y sistemas heterogéneos como parte de la Fundación HSA, dijo. Cloud 2.0, según Tsai, se caracterizará por muchos más dispositivos, en particular wearables, con muchas más radios; más de 100 radios por persona para 2030.
Los grandes desafíos para Cloud 2.0 serán la energía y el ancho de banda, dijo Tsai. El primero requerirá sistemas integrados innovadores, soluciones de hardware y software; mejor tecnología de batería; y alguna forma de recolección de energía. El segundo requerirá un uso más eficiente del espectro disponible, redes adaptativas y una conectividad más confiable.
Pase lo que pase con la fabricación de chips, es seguro que dará lugar a nuevas aplicaciones y nuevas decisiones que enfrentarán los fabricantes de chips, los diseñadores de productos y, en última instancia, los usuarios finales.
