¿Qué sigue para los chips del servidor?

En la conferencia Hot Chips de esta semana, los anuncios más interesantes fueron sobre procesadores de alta gama. Están diseñados para grandes sistemas basados ​​en Unix, pero muestran cuánta potencia pueden ofrecer los chips de gama alta de hoy. No son el tipo de sistemas que la mayoría de nosotros ejecutamos en nuestros racks de servidores corporativos o que usted ve en los centros de datos a gran escala, sino que son los que ejecutan aplicaciones de misión crítica en grandes empresas, o tal vez en situaciones informáticas de rendimiento.

Cada año, Hot Chips es el lugar donde tales chips reciben presentaciones detalladas. El año pasado vimos Power 7+ y zNext de IBM, SPARC64 X de Fujitsu y SPARC T5 de Oracle, y este año aprendimos más detalles sobre la serie z, SPARC M6 de Oracle, así como también sucesores de la serie SPARC X de IBM Power y Fujitsu.

El más fascinante de estos fue el Power8 de IBM, que tendrá 12 núcleos, cada uno capaz de ejecutar hasta ocho subprocesos, con 512 KB de caché SRAM de nivel 2 por núcleo (6 MB de L2 total) y 96 MB de DRAM integrado compartido como caché de nivel 3. En parte, lo que hace que el sistema sea tan inusual es un nuevo chip de memoria intermedia llamado Centaur, que contiene 16 MB de DRAM integrada en un caché L4 y un controlador de memoria. Cada chip Power8 puede conectarse a ocho de estos (para un total de 96 MB de DRAM L4 integrado sin chip). Tenga en cuenta que cada Centaur también tiene cuatro puertos DDR de alta velocidad para una capacidad de memoria total de 1TB por socket.

Power8 será un chip grande con un chip de 650 mm ², producido en el proceso SOI de ²² nm ^de IBM. (Eso en sí mismo es notable, ya que IBM puede ser la única compañía que comercializa ese proceso). En comparación con la generación anterior Power 7+, que se fabricó en un proceso SOI de 32 nm, Power8 debería tener más del doble del ancho de banda de la memoria a 230 GBps. IBM dice que cada núcleo debe tener 1, 6 veces el rendimiento de Power7 en aplicaciones de subproceso único y el doble del rendimiento de SMT (simétrico de subprocesos múltiples).

IBM se ha movido de una interfaz patentada para admitir PCIe Gen 3 con su propia interfaz de procesador de conexión de coherencia (CAPI), lo que permite que los aceleradores como FPGA (matrices de puertas totalmente programables, utilizadas para acelerar aplicaciones específicas) tengan una coherencia de caché de hardware completa. Y ha dicho que licenciará los núcleos como parte de su recientemente anunciado Consorcio Open Power.

La compañía dijo que sus clientes tradicionales para Power Systems han sido bancos, clientes financieros y grandes minoristas, pero habló de trabajar para expandir los usos para incluir big data y análisis. IBM aún no ha anunciado la disponibilidad del producto, pero en la charla dijo que tiene "un laboratorio lleno de sistemas".

IBM también dio más detalles sobre su subsistema de procesador zEC12, que se presentó el año pasado como "zNext". La arquitectura del sistema, que está diseñada para su uso en los mainframes de la serie z, incluye hasta seis chips de procesador central (CP), conectados a un controlador de sistema (SC), todos combinados en un módulo de múltiples chips para crear un nodo para el sistema. (Cada sistema puede tener múltiples nodos). Cada CP tiene seis núcleos de 5, 5 GHz, cada uno con su propio caché L1 y L2, y 48 MB de caché eDRAM L3 compartida para un total de 2, 75 mil millones de transistores en un troquel que mide 598 mm ², producido en 32nm SOI. El SC tiene 192Mb de eDRAM L4 compartido más las interfaces para los seis CP, y utiliza 3.300 millones de transistores en un troquel que mide 526 mm ², también producido en SOI de 32 nm.

La compañía dijo que este chip está optimizado para entornos altamente virtualizados, grandes cargas de trabajo de una sola imagen y alto intercambio de datos entre procesadores. IBM señaló que los mainframes siguen siendo el corazón de la mayoría de los sistemas de cajeros automáticos, tarjetas de crédito y grandes supermercados.

Para los sistemas Unix, Power generalmente se enfrenta al Itanium de Intel, que no estuvo representado en el show de este año, y contra los diseños basados ​​en SPARC de Oracle (basados ​​en la adquisición de Sun) y Fujitsu.

Oracle realizó una vista previa de su SPARC M6, que utiliza el mismo núcleo S3 que el M5 anterior, que era un diseño de seis núcleos / 48 hilos con hasta 32 zócalos, pero debería ampliarse a diseños más grandes. El M6 tendrá 12 núcleos / 96 subprocesos con 48 MB de caché L3, y está diseñado para escalar hasta 96 zócalos, utilizando un chip llamado Bixby, que actúa como un chip puente para permitir una mejor coherencia de memoria entre múltiples zócalos. (Para el escalado "sin cola", puede escalar hasta ocho zócalos sin una nave especial.) Por ejemplo, un sistema M5-32 actual incluye 32 procesadores SPARC M5 y 12 chips Bixby. El M6, que tiene 4, 27 mil millones de transistores, también se fabricará en un proceso CMOS de 28 nm relativamente estándar.

Oracle dijo que el M6 estaba sintonizado para el software de Oracle, incluido su software básico y la pila de bases de datos, así como las bases de datos y aplicaciones en memoria.

Fujitsu mostró su SPARC64X +, su sucesor del SPARC64 X. Nuevamente, esto tampoco parece ser un gran cambio; Al igual que su predecesor, tiene 16 núcleos con dos subprocesos cada uno, y 24 MB de caché de nivel 2 compartido, y tiene aproximadamente tres mil millones de transistores en un troquel que mide aproximadamente 600 mm ². Pero ofrece un mayor rendimiento, hasta 3, 5 GHz, y un rendimiento máximo mucho mayor, con Fujitsu reclamando 448 gigaflops y 102 GBps de rendimiento de memoria. Se escala hasta 64 sockets, utilizando bloques de construcción de cuatro CPU y dos chips de barra cruzada (que llama XB). Cada socket puede soportar hasta 1TB de DRAM. Un gran cambio es que las interconexiones entre los chips ahora son mucho más rápidas.

Fujitsu también mencionó lo que describió como motores de "software en chip" diseñados para acelerar aplicaciones específicas que incluyen cifrado, bibliotecas de números decimales y procesamiento de bases de datos.

Tanto Fujitsu como Sun hablaron sobre los años de experiencia que tuvieron en el diseño de chips SPARC y prometieron nuevas mejoras por venir.

Todos estos procesadores están dirigidos a sectores relativamente pequeños del mercado de servidores. Pero piense en la tecnología subyacente: soporte para 64 o 96 zócalos, con un terabyte de memoria por zócalo, con cosas como DRAM integrada, interconexiones más rápidas y mejor coherencia. Todo es bastante sorprendente e increíblemente poderoso.