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Si bien los proveedores de chips generalmente no presentan nuevos chips en la Conferencia Internacional de Circuitos de Estado Sólido (ISSCC), a menudo brindan más detalles sobre el funcionamiento interno de los productos ya anunciados. Aquí hay algunas cosas que encontré interesantes en el show de esta semana.
Arquitectura del servidor Ivytown de Intel
Intel habló sobre la última versión de su familia de procesadores Xeon E7, un chip con hasta 15 núcleos y 30 hilos, conocido como Ivytown. Se basa en la arquitectura Ivy Bridge EP utilizada en el Xeon E5 2600 V2. El procesador está construido utilizando la tecnología de proceso de 22nm de Intel con transistores Tri-Gate (las aletas tienen 34nm de alto y 8nm de ancho) y reemplazará al Xeon E7 actual basado en Westmere EX7. En comparación, el Xeon E7 actual, que se produce en un procesador HKMG planar de 32 nm, tiene 10 núcleos y 20 subprocesos, y tiene 30 MB de caché L3 en comparación con 37, 5 MB en la versión Ivytown.
Una de las características más interesantes de esta nueva familia de procesadores es su arquitectura modular. El plano de planta consta de tres columnas de cinco núcleos, cada una con su propia porción de caché L3, un bus de anillo integrado y E / S dedicada en la parte superior e inferior de las columnas (enlaces QPI en la parte superior y controlador de memoria en la parte inferior). Intel planea crear una versión de 10 núcleos eliminando la columna de la derecha; y para crear una versión de 6 núcleos eliminando aún más dos filas.
La versión de 15 núcleos tiene 4, 31 mil millones de transistores, que Intel dice que es la mayor cantidad para cualquier microprocesador, y mide 541 milímetros cuadrados. La versión de 10 núcleos tiene 2, 89 mil millones de transistores y mide 341 milímetros cuadrados. La variante de 6 núcleos tiene 1, 86 mil millones de transistores y mide 257 milímetros cuadrados. Las frecuencias de operación varían de 1.4GHz a 3.8GHz con TDPs que van desde 40W a 150W.
El otro aspecto interesante de Ivytown es su arquitectura de memoria intermedia. El mismo troquel admite memoria DDR3 estándar de cuatro canales que se ejecuta a una velocidad de hasta 1867MT / sy una nueva interfaz de modo único de voltaje de modo de cuatro canales (VMSE) a un búfer de extensión de memoria que funciona a 2667 MT / s. En total, puede admitir hasta 12 TB de memoria en un servidor de 8 sockets, tres veces la capacidad de memoria de Westmere EX. La versión de 15 núcleos estará disponible en dos paquetes diferentes: uno que es compatible con la plataforma Romley existente (Socket-R) para actualizaciones fáciles y otro que habilita una nueva plataforma utilizando memorias intermedias.
Más detalles de Haswell
Intel también dio una serie de detalles sobre la arquitectura Haswell, utilizada en la familia Core actual. Esto también utiliza transistores Tri-Gate de 22 nm. Intel dijo que Haswell integra varias tecnologías nuevas, que incluyen un regulador de voltaje totalmente integrado o FIVR (consolidando la plataforma de cinco reguladores de voltaje a uno), caché DRAM integrada para un mejor rendimiento de gráficos, estados de menor potencia, IO optimizado, instrucciones AVX2 y un Unidad entera SIMD más ancha.
Hay tres variaciones básicas de Haswell: Primero, hay un quad-core que se comunica con un PCH (Platform Controller Hub) separado con gráficos más rápidos (de dos a cuatro núcleos). En segundo lugar, hay una plataforma de ultrabook que combina un Haswell de doble núcleo con la PCH en un único paquete de múltiples chips. El procesador admite estados de menor potencia, el PCH se modifica para menor potencia y los dos se comunican a través de un bus de baja potencia, todo lo cual reduce la potencia en espera en un 95 por ciento. Finalmente, hay una versión con gráficos Iris Pro y caché eDRAM de 128 MB en el mismo paquete. Los paquetes de múltiples chips utilizan un IO en el paquete que proporciona un gran ancho de banda a baja potencia entre la CPU y la PCH y la eDRAM.
Dependiendo de la cantidad de núcleos de CPU y los gráficos (GT2 o GT3), Haswell tiene entre 960 millones y 1.700 millones de transistores y la matriz mide de 130 a 260 milímetros cuadrados. Está diseñado para operar a 0.7 a 1.1 voltios con un amplio rango de frecuencia de 1.1 a 3.8GHz.
La matriz eDRAM de 128 GB mide 77 milímetros cuadrados y proporciona un ancho de banda máximo de 102 GBps. Intel dijo que, en comparación con el mismo sistema sin eDRAM, la memoria caché adicional ofrece ganancias de rendimiento de hasta el 75 por ciento, aunque el rendimiento general se incrementa en un 30 a 40 por ciento.
La apisonadora de vapor de AMD impulsa a Kaveri
AMD, que tiende a poner más gráficos en lo que llama sus unidades de procesamiento acelerado (APU o procesadores que combinan CPU y gráficos) centrados en su nuevo núcleo de CPU, conocido como Steamroller, que se utiliza en la nueva serie de procesadores Kaveri de la compañía. El núcleo Steamroller, producido en un proceso CMOS a granel de 28 nm, tiene 236 millones de transistores en un área de 29, 47 milímetros cuadrados. Esto incluye dos núcleos enteros, dos unidades de decodificación de instrucciones y varios elementos compartidos, incluida la búsqueda de instrucciones, la unidad de punto flotante y 2 MB de caché L2. AMD generalmente usa uno de estos módulos Steamroller en sus chips de "doble núcleo" (que reflejan los 2 núcleos enteros); y dos en sus chips "quad-core".
En comparación con el núcleo anterior de Piledriver, que se produjo en un proceso SOI de 32 nm, Steamroller agrega una segunda unidad de decodificación de instrucciones, un caché de instrucciones compartido de 96 KB más grande y otras mejoras. AMD dijo que esto condujo a hasta un 14.5 por ciento más de instrucciones por ciclo, lo que se traduce en un 9 por ciento de mejor rendimiento en aplicaciones de un solo subproceso y un 18 por ciento de mejor rendimiento en aplicaciones de doble subproceso. También puede funcionar a una frecuencia de 500MHz mayor a la misma potencia, o entregar aproximadamente el mismo rendimiento con una reducción de energía del 38 por ciento. El núcleo Steamroller está diseñado para operar en un rango de 0.7 a 1.45 voltios.
Procesadores móviles de MediaTek, Renesas y Qualcomm
Varias empresas hicieron presentaciones sobre sus procesadores basados en ARM.
MediaTek habló sobre su procesador heterogéneo multinúcleo (HMP) de 28 nm con una CPU de cuatro núcleos y una GPU dual. El chip MediaTek tiene dos núcleos Cortex A15, que funcionan a 1.8GHz, y dos núcleos Cortex A7, que funcionan a 1.4GHz, combinados con una GPU de doble núcleo Imagination G6200 400MHz. También tiene un códec de video de hardware Full HD y un procesador de sensor de imagen de 13 megapíxeles.
MediaTek también habló sobre la tecnología PTP (rendimiento, térmica y potencia) que monitorea el chip y controla la potencia. En este caso, la compañía dijo que PTP permite un aumento del 23 por ciento en la velocidad del reloj o hasta un 41 por ciento de ahorro de energía.
Este chip utiliza el verdadero procesamiento HMP de ARM, lo que significa que cualquier combinación de núcleos grandes y pequeños de uno a cuatro puede ejecutarse dependiendo de la carga de trabajo. MediaTek dijo que al usar HMP verdadero, el chip puede ofrecer un rendimiento 33-51 por ciento mejor en cargas de trabajo pesadas o una eficiencia energética 2-5x mejor en cargas de trabajo ligeras, mientras que la gestión térmica adaptativa ofrece otro aumento de rendimiento del 10 por ciento.
Renesas presentó un "heterogéneo" procesador heterogéneo HPM de ocho núcleos de 28 nm diseñado para dispositivos móviles y sistemas de información y entretenimiento de automóviles. El chip utiliza cuatro núcleos Cortex A15 de 2 GHz y cuatro núcleos Cortex A7 de 1 GHz. Es capaz de operar los 8 núcleos simultáneamente para obtener el máximo rendimiento, pero también utiliza la arquitectura heterogénea y las técnicas de administración de energía para optimizar el rendimiento para ciertas cargas de trabajo o envolventes de energía.
Qualcomm describió su procesador de señal digital Hexagon, que se utiliza en sus SoC móviles para una variedad de aplicaciones multimedia y de módem. La versión actual se fabrica en un proceso CMOS a granel HKMG de 28 mm. Este diseño apunta a altas instrucciones por reloj en lugar de altas frecuencias de operación.
En el lado del servidor ARM, Applied Micro habló sobre el procesador ARMv8 de 64 bits de primera generación de la compañía, anunciado por primera vez durante la reciente cumbre Open Compute. Esto se basa en un módulo procesador "Potenza" (PMD), que incluye dos núcleos que comparten 256 KB de caché L2. Potenza se fabrica en CMOS a granel de 40 nm y cada PMD contiene 84 millones de transistores y utiliza 14.8 milímetros cuadrados de área de matriz. Puede operar a hasta 3GHz a 0.9 voltios, pero promedia 4.5W bajo cargas de trabajo típicas. La plataforma del servidor X-Gene 3 incluye cuatro PMD (ocho núcleos), una memoria caché L3 compartida de 8 MB y cuatro canales de memoria DRAM alrededor de un conmutador central. También integra 10GB Ethernet, SATA 2/3, PCIe Gen. 3 y USB 3.0.
La próxima generación de tecnología de procesamiento de chips
También hubo un par de presentaciones sobre la próxima generación de tecnología de proceso de chips, ya que casi todos los principales fabricantes de chips tienen planes de pasar a la producción 3D o FinFET, en el nodo de 14 o 16 nm (después de Intel, que ya está enviando chips de 22 nm) con tal tecnología).
Samsung habló sobre su próximo proceso FinFET de 14nm, que muestra una matriz SRAM de 128Mb 6T y un chip de prueba. Samsung dijo que los FinFET son una buena solución para SoC móviles de baja potencia porque brindan buen escalamiento, alta corriente y baja fuga, y tienen un buen control de canal corto.
Esto también plantea algunos desafíos para las SRAM, porque el voltaje de suministro de SRAM no se ha escalado. SRAM ahora ocupa el 20-30 por ciento del área de matriz de un SoC, pero usa alrededor del 40-50 por ciento de la energía. Para abordar estos problemas, Samsung propuso algunas técnicas nuevas para operar las SRAM utilizando transistores FinFET a un voltaje de suministro más bajo.
TSMC abordó problemas similares, mostrando su chip SRAM de 128Mb de 16nm. TSMC dijo que los FinFET se han convertido en una tecnología convencional para la producción más allá de 20 nm, pero dijo que el tamaño del ancho y la longitud del canal con FinFET es un desafío para escalar el 6T-SRAM convencional y el voltaje de suministro. TSMC propuso dos técnicas de ayuda de escritura para superar estos problemas.
Estos son problemas bastante técnicos, pero resolver los problemas es crítico si queremos obtener chips más densos y con mayor eficiencia energética en el futuro.
