Proceso de 10 nm de Intel: es más que solo escalado de chips

En una serie de presentaciones de ayer, Intel dio muchos más detalles sobre su próximo proceso de 10 nm para hacer procesadores avanzados, reveló un nuevo proceso FinFET de 22 nm diseñado para dispositivos de menor potencia y menor costo, sugirió una nueva métrica para comparar nodos de chips y, en general, impulsó idea de que "la Ley de Moore está viva y bien". Lo que más me llamó la atención fue la idea de que, aunque los procesadores seguirán siendo mas denso , la dificultad y el costo de los nuevos nodos de proceso obligarán a repensar por completo cómo se diseñarán los chips en el futuro.

Mark Bohr, Intel Senior Compañero y director de arquitectura e integración de procesos, dio el discurso habitual de Intel sobre cómo lidera la industria de semiconductores en tecnología de procesos. Dijo que Intel sigue teniendo una ventaja de tres años sobre sus competidores, a pesar de que las fundiciones de chips como Samsung y TSMC están en medio de implementar lo que llaman procesos de 10 nm antes de que los productos de 10 nm de Intel salgan a finales de año. Bohr dijo que Intel introdujo la mayoría de los principales avances de la industria en los últimos 15 años, incluyendo silicio tensado, puerta de metal de alta ky y transistores FinFET (que Intel originalmente llamó Tri-Gate, aunque desde entonces ha vuelto a usar el nombre estándar de la industria).

Bohr dijo que los números de nodo utilizados por todos los fabricantes ya no son significativos, y en su lugar pidió una nueva medición basada en el recuento de transistores dividido por el área de la celda, con células NAND que representan el 60 por ciento de la medición y Flip-Flop de escaneo Las celdas lógicas representan el 40 por ciento (para ser claros, se refiere no a las celdas de memoria flash NAND, sino a las compuertas lógicas NAND o "negativas Y"). Esto le da una medida en transistores por milímetro cuadrado, y Bohr mostró un gráfico que refleja las mejoras de Intel en tal escala, que van desde 3.3 millones de transistores / mm ² a 45 nm a 37.5 millones de transistores / mm2 a 14 nm, y se mueve a más de 100 millones de transistores / mm ² a 10 nm.

En los últimos años, Intel ha estado utilizando la altura de la celda lógica de los tiempos de paso de la puerta como una medida, pero Bohr dijo que esto ya no captura todos los avances que Intel está haciendo. Dijo que la medida seguía siendo un buen método relativo de comparación, pero no dio un número difícil.

Bohr dijo que a pesar de que el tiempo entre los nodos se extendía (Intel ya no puede introducir nuevos nodos cada dos años), la compañía puede lograr una escala de área mejor que la normal, que Intel llama " hiper escalamiento "Mostró un gráfico que demuestra que tanto a 14nm como a 10nm Intel pudo hacer que el área lógica fuera un 37 por ciento del tamaño del área lógica en el nodo anterior.

Bohr señaló que otras partes de un procesador, especialmente la memoria estática de acceso aleatorio y los circuitos de entrada-salida, no se están reduciendo a la misma velocidad que los transistores lógicos. Al poner todo junto, dijo que las mejoras en el escalado permitirán a Intel tomar un chip que hubiera requerido 100 mm ² a 45 nm y hacer un chip equivalente en solo 7, 6 mm ² a 10 nm, suponiendo que no haya cambios en las características. (Por supuesto, en el mundo real, cada generación posterior de chip agrega más funciones).

Stacy Smith, vicepresidenta ejecutiva de Intel para fabricación, operaciones y ventas, dijo que, como resultado, a pesar de que lleva más tiempo entre los nodos, la ampliación adicional ha dado como resultado las mismas mejoras anuales que los dos años anteriores cadencia proporcionada con el tiempo.

Ruth Brain, una Intel Compañero y director de tecnología e integración de interconexión, habló sobre la tecnología existente de 14 nm de la compañía, que comenzó a fabricarse en 2014, y dijo que era similar en densidad a los productos de 10 nm que otros están comenzando a enviar este año.

Ella explicó cómo este proceso introdujo " hiper escalamiento , "en parte mediante el uso de una técnica de patrones múltiples más eficiente para crear características más finas que las líneas de 80 nm aproximadamente que los escáneres de inmersión actuales de 193 nm pueden crear en una sola pasada. Intel dijo que al usar una tecnología llamada" patrón doble autoalineado "(SADP), en lugar del método Litho-Etch-Litho-Etch que usan otros fabricantes, puede obtener resultados más precisos y consistentes que conducen a mejores rendimientos y rendimiento.

En general, Brain dijo que el uso de hiper escalamiento da como resultado 1.4 veces más unidades por dólar de lo que permitiría el escalado tradicional, y eso da como resultado aproximadamente el equivalente de los ahorros que Intel habría obtenido si la industria hubiera cambiado de obleas de silicio de 300 mm a 450 mm (un cambio que fue ampliamente discutido, pero parece haber sido abandonado por ahora).

Kaizad Mistry, vicepresidente corporativo y codirector de desarrollo de tecnología lógica, explicó cómo hiper escalamiento Las técnicas se están utilizando a 10 nm y dieron más detalles sobre el proceso de 10 nm de la compañía, que describió como "una generación completa por delante" de otras tecnologías de 10 nm. En general, dijo que el nodo de 10 nm ofrecerá una mejora del 25 por ciento en el rendimiento con la misma potencia o una reducción de casi el 50 por ciento en la potencia con el mismo rendimiento en comparación con el nodo de 14 nm.

Mistry describió el proceso de Intel como el uso de un paso de compuerta de 54 nm y una altura de celda de 272 nm, así como un paso de aleta de 34 nm y un paso mínimo de metal de 36 nm. Básicamente, dijo que esto significa que tienes aletas que son un 25 por ciento más altas y un 25 por ciento más espaciadas que a 14 nm. En parte, dijo, esto se ha logrado mediante el uso de "patrones cuádruples autoalineados", tomando un proceso desarrollado por Intel para múltiples patrones de 14nm y extendiéndolo aún más, permitiendo a su vez características más pequeñas. (Pero me gustaría señalar que esto parece indicar que el paso de la puerta no está escalando tan rápido como en generaciones anteriores).

Dos nuevos hiper escalamiento los avances también han ayudado, dijo. El primero de ellos es "contacto sobre activo puerta ", lo que significa que la ubicación donde una puerta cruza un aleta para crear un transistor ahora está directamente sobre la parte superior en lugar de justo debajo de él. Dijo que esto dio otro 10 por ciento de escala de área por encima de la escala de tono. La segunda técnica, que Mistry dijo que se había usado antes pero no con los transistores FinFET, se llama "puerta simulada única". En la generación de 14 nm, dijo, los transistores de Intel han tenido "puertas falsas" completas en el borde de cada celda lógica; a 10 nm, sin embargo, Mistry dijo que solo hay media puerta simulada en cada borde. Esto proporciona otro beneficio de escala de área efectiva del 20 por ciento, dijo.

Juntas, dijo Mistry, estas técnicas permiten una mejora de 2.7x en la densidad del transistor, y le permite a la compañía producir más de 100 millones de transistores por milímetro cuadrado.

Mistry también dejó en claro que, al igual que con 14nm, la extensión del tiempo entre los nodos del proceso ha permitido que la empresa mejore un poco cada nodo cada año. Mistry describió en términos generales planes para dos nodos adicionales de fabricación de 10 nm con un rendimiento mejorado. (Me pareció interesante, y un poco preocupante, que, aunque estos gráficos muestran que los nodos de 10 nm claramente requieren menos energía que los nodos de 14 nm, sugieren que los primeros nodos de 10 nm no ofrecerán tanto rendimiento como los últimos de 14 nm).

Dijo que el proceso de 10nm ++ ofrecerá un rendimiento adicional de 15 por ciento mejor a la misma potencia o una reducción de potencia de 30 por ciento con el mismo rendimiento en comparación con el proceso original de 10 nm.

Más tarde, Murthy Renduchintala, presidente del grupo de clientes y arquitectura de sistemas y negocios de IoT, fue más explícito y dijo que los productos principales apuntan a una mejora del rendimiento de más del 15 por ciento cada año en una "cadencia anual de productos".

Bohr regresó para describir un nuevo proceso llamado 22 FFL, que significa procesamiento de 22 nm utilizando FinFET de baja fuga. Dijo que este proceso permite una reducción de hasta 100 veces en la fuga de energía en comparación con el plano convencional tecnología, y tendría mayor densidad que cualquier otro proceso de 22 nm, junto con la posibilidad de FinFET de mayor rendimiento. Lo interesante aquí es que un diseño de chip puede usar dos tipos diferentes de transistores dentro de un solo chip; transistores de alto rendimiento para cosas como procesamiento de aplicaciones y transistores de baja fuga para circuitos siempre conectados.

Esto puede estar diseñado para competir con otros procesos de 22 nm, como el proceso de 22nm FDX (silicio sobre aislante) de Global Foundries. La idea parece ser que con 22 nm, puede evitar el doble patrón y el gasto adicional que requieren los nodos más ajustados, pero aún así lograr un buen rendimiento.

Renduchintala habló sobre cómo, como fabricante de dispositivos integrados (IDM), una empresa que diseña procesadores y los fabrica, Intel tiene la ventaja de una "fusión entre la tecnología de procesos y el desarrollo de productos". La compañía puede elegir entre múltiples tipos de IP y técnicas de proceso, incluida la selección de transistores que se adaptan a cada parte de su diseño, dijo.

Lo que encontré más interesante fue su discusión sobre cómo el diseño del procesador se movía de un núcleo monolítico tradicional a un diseño de "mezclar y combinar". La idea de núcleos heterogéneos no es nada nuevo, pero la idea de poder tener diferentes partes de un procesador construido en troqueles utilizando diferentes procesos todos conectados entre sí podría ser un gran cambio.

Habilitando esto es el puente de interconexión múltiple integrado (EMIB) que Intel comenzó a enviar con sus recientes tecnologías Stratix 10 FPGA y discutió el uso en futuros productos de servidor Xeon en su reciente día de inversión.

Renduchintala describió un mundo futuro en el que un procesador podría tener núcleos de CPU y GPU producidos en los últimos y más densos procesos, con elementos como comunicaciones y componentes de E / S que no se benefician tanto de la mayor densidad en un proceso anterior y otras cosas en nodos incluso más antiguos. Todos estos troqueles se conectarían usando este puente EMIB, que permite conexiones más rápidas que los paquetes de chips múltiples tradicionales, pero es de menor costo en comparación con el uso de un intercalador de silicio.

Si se cumplen todas estas cosas, todo el marco de los nuevos procesadores podría cambiar. De obtener un nuevo procesador hecho completamente en un nuevo proceso cada dos años, podemos dirigirnos hacia un mundo eso implica un cambio mucho más gradual de la tecnología de proceso en solo partes del chip. Esto también abre la posibilidad de agregar muchas más cosas al chip en sí, al integrar más IO componentes, a diferentes tipos de memoria. A la larga, esto podría indicar grandes cambios en cómo funcionan los chips y los sistemas que alimentan.

Michael J. Miller es director de información de Ziff Brothers Investments, una empresa de inversión privada. Miller, quien fue editor en jefe de PC Magazine desde 1991 hasta 2005, es el autor de este blog para PCMag.com para compartir sus opiniones sobre productos relacionados con PC. No se ofrece asesoramiento de inversión en este blog. Todos los deberes son denegados. Miller trabaja por separado para una empresa de inversión privada que puede invertir en cualquier momento en compañías cuyos productos se analizan en este blog, y no se divulgarán las transacciones de valores.