Las unidades de procesamiento de tensor de Google cambian las reglas para el aprendizaje automático

Uno de los anuncios más interesantes e inesperados que Google hizo en su conferencia de desarrolladores de E / S la semana pasada fue que ha diseñado e implementado sus propios chips para el aprendizaje automático. Durante su discurso de apertura, el CEO de Google, Sundar Pichai, presentó lo que denominó Unidades de Procesamiento de Tensor (TPU), diciendo que la compañía los utilizó en sus máquinas AlphaGo, que derrotó al campeón de Go Lee Sedol.

"Los TPU son un orden de magnitud de mayor rendimiento por vatio que los FPGA y GPU comerciales", dijo Pichai. Si bien no dio muchos detalles, el distinguido ingeniero de hardware de Google, Norm Jouppi, explicó en una publicación de blog que un TPU es un ASIC personalizado (circuito integrado específico de la aplicación). En otras palabras, es un chip específicamente diseñado para ejecutar el aprendizaje automático y especialmente diseñado para TensorFlow, el marco de aprendizaje automático de Google.

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En la publicación, Jouppi dijo que es "más tolerante" a la precisión computacional reducida, lo que significa que requiere menos transistores por operación. Esto permite a Google obtener más operaciones por segundo, lo que permite a los usuarios obtener resultados más rápidamente. Dijo que una placa con un TPU cabe en una ranura de unidad de disco duro en los bastidores de su centro de datos, y mostró una imagen de bastidores de servidores llenos de TPU, que según dijo fueron utilizados en las máquinas AlphaGo de la compañía.

Además, Jouppi dijo que los TPU ya están trabajando en una serie de aplicaciones en Google, incluido RankBrain, utilizado para mejorar la relevancia de los resultados de búsqueda, y Street View, para mejorar la precisión y calidad de los mapas y la navegación.

En una conferencia de prensa, el vicepresidente de Infraestructura Técnica de Google, Urs Hölzle, confirmó que el TPU se ejecuta utilizando matemática entera de 8 bits, en lugar de la matemática de punto flotante de mayor precisión para la que están diseñadas la mayoría de las CPU y GPU modernas. La mayoría de los algoritmos de aprendizaje automático pueden funcionar bien con datos de menor resolución, lo que significa que el chip puede manejar más operaciones en un área determinada y abordar modelos más complejos de manera eficiente. Esta no es una idea nueva; el módulo Nvidia Drive PX 2, anunciado a principios de este año en el CES, es capaz de 8 teraflops con precisión de punto flotante de 32 bits, pero alcanza 24 "teraops" de aprendizaje profundo (el término de la compañía para 8 -matemáticas enteras de bits).

Aunque Hölzle declinó entrar en detalles, los informes dicen que confirmó que Google está usando tanto TPU como GPU hoy. Dijo que esto continuará por algún tiempo, pero sugirió que Google ve las GPU como demasiado generales, prefiriendo un chip más optimizado para el aprendizaje automático. Dijo que la compañía lanzaría un documento que describa los beneficios del chip más tarde, pero dejó en claro que están diseñados solo para uso interno, no para la venta a otras compañías. Otra aplicación que describió fue usar los chips para manejar parte de la informática detrás del motor de reconocimiento de voz utilizado en el teléfono Android.

La elección de usar un ASIC es una apuesta interesante de Google. Los mayores avances en el aprendizaje automático en los últimos años, la tecnología detrás del gran impulso para las redes neuronales profundas, ha sido la adopción de GPU, en particular la línea Nvidia Tesla, para entrenar estos modelos. Más recientemente, Intel compró Altera, un fabricante líder de FPGA (matrices de puertas programables en campo), que están en algún lugar en el medio; no son tan generales como las GPU o están diseñados específicamente para TensorFlow como el chip de Google, pero se pueden programar para realizar una variedad de tareas. Microsoft ha estado experimentando con FPGA Altera para el aprendizaje profundo. IBM está desarrollando su chip Neurosináptico TrueNorth diseñado específicamente para redes neuronales, que recientemente ha comenzado a usarse en una variedad de aplicaciones. Cadence (Tensilica), Freescale y Synopsys están impulsando sus DSP (procesadores de señal digital) para ejecutar estos modelos; Mobileye y NXP anunciaron recientemente chips diseñados específicamente para ADAS y automóviles autónomos; y varias compañías más pequeñas, incluidas Movidius y Nervana, han anunciado planes para chips diseñados específicamente para IA.

Es demasiado pronto para saber qué enfoque será el mejor a largo plazo, pero tener algunas opciones muy diferentes significa que es probable que veamos una competencia interesante en los próximos años.