Explore los aspectos más destacados de la conferencia de circuitos de estado sólido (isscc)

Hemos escuchado mucho acerca de la desaceleración de la Ley de Moore últimamente, y aunque eso parece ser cierto en algunos casos, en otras partes del negocio de semiconductores, hay un progreso continuo. En la Conferencia Internacional de Circuitos de Estado Sólido (ISSCC) de la semana pasada, las grandes tendencias de los chips parecían estar relacionadas con el despliegue de nuevos materiales, nuevas técnicas y nuevas ideas para seguir impulsando la densidad del transistor y mejorar la eficiencia energética. Por supuesto, eso no es realmente una noticia. Vimos esto reflejado en conversaciones sobre la producción de chips lógicos en nuevos procesos de 7 nm, sobre la creación de chips NAND 3D de 512 Gb y en una variedad de nuevos procesadores.

Los diseñadores de chips están considerando nuevas estructuras y materiales para los transistores, como se muestra en la diapositiva anterior de TSMC. También hubo muchas discusiones sobre nuevas herramientas para fabricar los transistores, incluidos los avances en litografía como el EUV y el autoensamblaje dirigido, y nuevas formas de empaquetar múltiples matrices juntas.

Antes de profundizar en los detalles, sigue siendo bastante sorprendente para mí cuán lejos ha llegado la industria de chips y cuán generalizados se han vuelto los chips en nuestra vida diaria. El CTO de Texas Instruments, Ahmad Bahai, señaló en su presentación que en 2015, la industria vendió un promedio de 109 chips por cada persona en el planeta. Su charla se centró en cómo, en lugar de los mercados dominados por una sola aplicación (primero PC, luego teléfonos celulares), la industria ahora debe centrarse más en "hacer que todo sea más inteligente", a medida que diferentes tipos de chips se abren camino en una gran cantidad de aplicaciones.

Sin embargo, la industria enfrenta grandes desafíos. El número de compañías que pueden permitirse el lujo de construir plantas de fabricación lógica de vanguardia se ha reducido de veintidós en el nodo de 130nm a solo cuatro compañías en el nodo de 16 / 14nm (Intel, Samsung, TSMC y GlobalFoundries), con un nuevo proceso desarrollar tecnología que cuesta miles de millones, y nuevas plantas cuestan aún más. De hecho, la semana pasada Intel dijo que gastaría $ 7 mil millones para desarrollar 7nm en una cáscara de una fábrica que construyó hace unos años en Arizona.

Aún así, hubo una serie de presentaciones sobre los planes de varias compañías para pasar a procesos de 10 nm y 7 nm.

TSMC ha implementado su proceso de 10 nm, y el primer chip anunciado fue el Qualcomm Snapdragon 835, que saldrá en breve. TSMC puede ser el más avanzado en la comercialización de lo que llama un proceso de 7 nm, y en ISSCC, describió un chip de prueba SRAM funcional de 7 nm. Esto utilizará el concepto de transistor FinFET ahora estándar, pero con algunos circuito técnicas para que funcione de manera confiable y eficiente en el tamaño más pequeño. En particular, TSMC dice que producirá la primera versión de sus chips de 7 nm utilizando la litografía de inmersión, en lugar de esperar al EUV como la mayoría de sus competidores.

Recuerde que lo que cada uno de los principales fabricantes llama 7nm varía enormemente, por lo que, en términos de densidad, es posible que el proceso TSMC 7nm sea similar al próximo proceso de 10nm de Intel.

Samsung también está trabajando en 7nm, y la compañía ha dejado en claro que planea esperar a EUV. En el show, Samsung habló sobre las ventajas de la litografía EUV, así como el progreso que ha logrado en el uso de la tecnología.

NAND 3D

Algunos de los anuncios más interesantes cubrían el flash NAND 3D de 512 Gb y mostraban cuán rápido está creciendo la densidad del flash NAND.

Western Digital (que adquirió SanDisk) habló sobre un dispositivo flash NAND 3D de 512 Gb que anunció antes del espectáculo, y explicó cómo este dispositivo continúa aumentando la densidad de dichos chips.

Este chip en particular utiliza 64 capas de celdas de memoria y tres bits por celda para alcanzar 512 Gb en un troquel que mide 132 milímetros cuadrados. No es tan denso como el diseño Micron / Intel 3D NAND, que utiliza una arquitectura diferente con el circuito periférico debajo de la matriz (CuA) para alcanzar 768 Gb en un dado de 179 milímetros cuadrados, pero es un buen paso adelante. WD y Toshiba dijeron que podía mejorar la confiabilidad y acelerar los tiempos de lectura en un 20 por ciento y alcanzar velocidades de rendimiento de escritura de 55 Megabytes por segundo (MBps). Esto está en producción piloto, y debe estar en producción en volumen en la segunda mitad de 2017.

Para no quedarse atrás, Samsung mostró su nuevo chip NAND 3D de 512 Gb de 64 capas, un año después de que mostrara un dispositivo de 256 Gb de 48 capas. La compañía hizo un gran punto para demostrar que, si bien la densidad de área del flash NAND 2D creció un 26% por año entre 2011 y 2016, ha podido aumentar la densidad de área del flash NAND 3D en un 50% por año desde que la introdujo tres años hace.

El chip de 512 Gb de Samsung, que también usa tecnología de tres bits por celda, tiene un tamaño de matriz de 128.5 milímetros cuadrados, lo que lo hace un poco más denso que el diseño WD / Toshiba, aunque no tan bueno como el diseño Micron / Intel. Samsung pasó gran parte de su charla describiendo cómo el uso de capas más delgadas ha presentado desafíos y cómo ha creado nuevas técnicas para abordar los desafíos de confiabilidad y potencia creados al usar estas capas más delgadas. Dijo que el tiempo de lectura es de 60 microsegundos (lecturas secuenciales de 149 MBps) y el rendimiento de escritura es de 51 MBps.

Está claro que los tres grandes campamentos flash NAND están haciendo un buen proceso, y el resultado debería ser una memoria más densa y eventualmente menos costosa de todos ellos.

Nuevas conexiones

Uno de los temas que he encontrado más interesante últimamente es el concepto de un puente de interconexión de múltiples matrices (EMIB) integrado, una alternativa a otras tecnologías llamadas 2.5D que combinan múltiples morir en un paquete de chip único que es menos costoso porque no requiere un intercalador de silicio o vías de silicio. En la feria, Intel habló de esto cuando describió un FPGA de 14 Gn 1 GHz que tendrá un tamaño de matriz de 560 mm ² rodeado de seis transceptores de matriz de 20 nm que se fabrican por separado, incluso posiblemente en otras tecnologías. (Presumiblemente, este es el SoC Stratix 10). Pero se volvió más interesante más adelante en la semana, ya que Intel describió cómo usaría esta técnica para crear chips de servidor Xeon a 7 nm y la tercera generación de 10 nm.

Procesadores en ISSCC

ISSCC vio una serie de anuncios sobre nuevos procesadores, pero en lugar de anuncios de chips, la atención se centró en la tecnología que realmente hace que los chips funcionen lo mejor posible. Estaba interesado en ver nuevos detalles para una serie de chips muy esperados.

Espero que los nuevos chips Ryzen que utilicen la nueva arquitectura ZEN de AMD se envíen en breve, y AMD dio muchos más detalles técnicos sobre el diseño del núcleo Zen y los diversos cachés.

Este es un chip FinFET de 14 nm basado en un diseño básico que consiste en un complejo de núcleo con 4 núcleos, un caché de nivel 2 de 2 MB y 8 MB de caché de nivel 3 asociativo de 16 vías. La compañía dice que la frecuencia base para un núcleo de 8 núcleos, 16 hilos La versión será 3.4GHz o superior, y dijo que el chip ofrece una mejora de más del 40 por ciento en las instrucciones por ciclo (IPC) que el diseño anterior de AMD.

El resultado es un nuevo núcleo que AMD afirma es Sin embargo, por supuesto, tendremos que esperar a que los chips finales vean el rendimiento real.

Como se describió anteriormente, esto estará disponible inicialmente en chips de escritorio conocidos como Summit Ridge y está programado para salir en unas semanas. Una versión de servidor conocida como Naples saldrá en el segundo trimestre y una APU con gráficos integrados principalmente para computadoras portátiles aparecerá más adelante este año.

IBM dio más detalles sobre los chips Power9 que debutó en Hot Chips, diseñado para servidores de alta gama, y ​​ahora se describe como "optimizado para la computación cognitiva". Estos son chips de 14 nm que estarán disponibles en versiones para escalar horizontalmente (con 24 núcleos que pueden manejar 4 subprocesos simultáneos) o escalar (con 12 núcleos que pueden manejar 8 subprocesos simultáneos). Los chips admitirán el CAPI (procesador de acelerador coherente Interfaz) incluyendo CAPI 2.0 usando enlaces PCIe Gen 4 a 16 gigabits por segundo (Gbps); y OpenCAPI 3.0, diseñado para trabajar a hasta 25 Gbps. Además, funcionará con NVLink 2.0 para conexiones a los aceleradores de GPU de Nvidia.

MediaTek dio una visión general de su próximo Helio X30, un procesador móvil de 10 núcleos a 2, 8 GHz, notable por ser el primero de la compañía en ser producido en un proceso de 10 nm (presumiblemente en TSMC).

Esto es interesante porque tiene tres complejos de núcleo diferentes: el primero tiene dos núcleos ARM Cortex-A73 que funcionan a 2.8GHz, diseñados para manejar rápidamente tareas pesadas; el segundo tiene cuatro núcleos A53 de 2.5GHz, diseñados para la mayoría de las tareas típicas; y el tercero tiene cuatro núcleos A35 de 2.0GHz, que se usan cuando el teléfono está inactivo o para tareas muy ligeras. MediaTek dice que el clúster A53 de baja potencia es un 40 por ciento más eficiente en energía que el clúster A73 de alta potencia, y que el clúster A35 de ultra baja potencia es un 44 por ciento más eficiente en energía que el clúster de baja potencia.

En la feria, hubo muchos trabajos académicos sobre temas como chips especialmente diseñados para el aprendizaje automático. Estoy seguro de que veremos mucho más énfasis en esto en el futuro, desde GPU hasta procesadores pasivamente paralelos diseñados para manejar la informática de 8 bits, hasta chips neuromórficos y ASIC personalizados. Es un campo incipiente, pero que está recibiendo una gran cantidad de atención en este momento.

Aún más lejos, el mayor desafío puede ser pasar a la computación cuántica, que es una forma completamente diferente de hacer computación. Si bien estamos viendo más inversiones, todavía parece estar muy lejos de convertirse en una tecnología convencional.

Mientras tanto, sin embargo, podemos esperar muchas nuevas fichas geniales.

Michael J. Miller es director de información de Ziff Brothers Investments, una empresa de inversión privada. Miller, quien fue editor en jefe de PC Magazine desde 1991 hasta 2005, es el autor de este blog para PCMag.com para compartir sus opiniones sobre productos relacionados con PC. No se ofrece asesoramiento de inversión en este blog. Todos los deberes son denegados. Miller trabaja por separado para una empresa de inversión privada que puede invertir en cualquier momento en compañías cuyos productos se analizan en este blog, y no se divulgarán las transacciones de valores.